来源：本文由公众号半导体行业观察（ID：icbank）翻译自「pc.watch」，谢谢。
3D NAND Flash Memory（3D NAND Flash，3D NAND 闪存）的高密度发展正如火如荼地进行着。通过增加存储单元（Memory Cell）在垂直方向上的堆叠（3D堆叠）数量（Word Line的堆叠数），3D NAND闪存的高密度化、大容量化已经基本得以实现。通过融合3D堆叠技术、多值存储技术（在1个存储单元上存储多个bit的技术），获得了具有较大存储容量的Silicon Die（硅芯片）。
注：Memory Stack（存储堆栈）数是笔者推测的。
存储容量达到1Tbit以上、较大的3D NAND Flash Memory的开发事例。笔者根据各家公布的数据进行汇总的。（图片出自：pc.watch）
在产品等级中最先进的3D NAND闪存最大可以把1Tbit或者1.33Tbit的庞大数据存储到1颗Silicon Die（硅芯片）上。比方说，通过融合Samsung Electronics的把Word Line（字线）的堆叠数做到了64层(Intel和Micron Technology通过合作也做到了64层)的技术、1个存储单元上存储了4bit数据的QLC（Quadruple-Level Cell）技术，获得了1Tbit的存储容量。此外，东芝Memory&Western Digital合作，融合字线的堆叠数做到了96层的技术和QLC技术，开发了达到1.33Tbit这一巨大容量的硅芯片。此处的1.33Tbit，在当今存储半导体业界属于全球最高值！当前也正在开发Word Line（字线）堆叠数为128的3D NAND 闪存。SK Hynix在2019年6月公布，要通过利用128层的制造技术、每个存储单元上有3bit数据的TLC（Triple-Level Cell）技术，开发单个硅芯片的存储容量为1Tbit的3D NAND闪存。这是TLC技术方面最大的存储容量！回望过去，以往的“平面型NAND（Planer NAND，2D NAND）”闪存主要通过微缩技术使存储容量扩大到128Gbit，多值存储方式采用的是MLC（2bit/cell）技术和TLC技术。3D NAND 闪存技术的实用化以128Gbit为开端，256Gbit以上的存储容量被3D NAND“独霸”！多值存储方式采用的是TLC技术，后来QLC技术也被采用。首发的1Tbit超级芯片（#13.1 东芝存储、Western Digital）NAND闪存的大容量化进展（国际学会ISSCC上公布的硅芯片）。（图片出自：国际学会SSCC执行委员会于2018年11月向媒体公布的资料。)
NAND闪存的存储密度（按照硅的面积来计算的存储容量）在2001年以后，以每年1.41倍的速度增大，相当于3年扩大了4倍的存储容量！令人震惊的是2019年依旧在延续这一增长速度！NAND闪存存储密度的推移（国际学会ISSCC上公布的硅芯片）。（图片出自：国际学会SSCC执行委员会于2018年11月向媒体公布的资料。)但是，时至今日，担忧3D NAND闪存未来的呼声出现在了存储半导体的研发团体（Community）里。担忧的内容大致分为2类。其一，至此，牵引存储半导体大容量化的字线层数，在不久的将来其发展会出现“钝化”，或者说其发展会达到极限。其二，QLC方式下的多值存储技术是否会达到极限?存储单元的Bit数是否会出现无法再增加的情况？
Samsung公开谈到300多层的3D NAND闪存
2019年8月6日，大型NAND厂家相继公布了消除以上担忧的Road Map（产品路线图）和技术要素。今年8月6日，最大的NAND厂商Samsung Electronics公布开始量产SSD，此款SSD搭载了通过单堆栈（Single Stack）形成了136层Memory Through Hole（存储过孔）的256Gbit 3D NAND闪存。所谓136层的Memory Through Hole（存储过孔），在层数方面是历史最高值。除去Source Line、Dummy Word Line，存储单元（Memory Cell Storing）的字线层数为110-120。此次发布中，应该关注的是他们提到的通过堆叠3个136层的单堆栈（Single Stack），最终可以堆叠300多层的的存储单元（Memory Cell）。最大厂商Samsung表示了如此强势的观点，着实罕见。虽然还未明确300层的开发时间，不过应该已经着手研发了。
持续发展的字线堆叠数的Road Map(产品路线图）
之前东芝Memory 提到过通过Memory Through Hole（存储过孔）技术可能提高字线堆叠数。在2017年5月的国际学会IMW上，东芝提到可以实现200层的2Tbit/Die。2017年5月时间点，3D NAND闪存技术的字线堆叠数最大达到64层！我们迎来了在此基础上增加3倍的Road Map(产品路线图）！第二年（2018年）的8月，在闪存半导体的行业大会FMS（Flash Memory Summit）上，SK Hynix表示，200层不过是一个过渡期，最终实现500层也是可能的！虽然没有公布单个Silicon Die的存储容量，从以往的趋势来看，应该是可以做到4Tbit/Die的堆叠数。而且，今年（2019年）的8月6日，SK Hynix在FMS(Flash Memory Summit)上做了主题演讲（Key Note），演讲中很强势地提到了其Road Map(产品路线图）：2020年176层、2025年500层以上、2030年800层以上。所谓的800层，理论上，是实现了8Tbit/Die的堆叠数。也就是说，用1个芯片（Single Die）就可以获得1TB！SK Hynix在FMS（Flash Memory Summit）上做的主题演讲（Key Note）中展示的其Road Map(产品路线图）。（图片出自：笔者摄影，下同）
8月6日，又发生了令人震惊的事情！东芝存储半导体在FMS的主题演讲中表示，提高3D NAND闪存的存储密度的2个技术要素。其一，就是多值存储技术。东芝表示，正在开发在一个存储单元（Memory Cell）上存储5bit数据的“PLC技术”。据说，主题演讲的听众当时颇受震惊！以往的多值存储方式多采用的是一个存储单元（Memory Cell）上存储4bit的数据的QLC(Quadruple-Level Cell)技术。在QLC技术中，1个存储单元中写入了15个等级的阈值电压。相邻的阈值电压的差很小，很难调整。因此，在多值存储方式下，QLC技术达到了极限。然而，东芝存储半导体却打破了这一认知，并展示了1个存储单元中写入31个等级的阈值电压时的实验结果。与东芝共同开发的合作伙伴Western Digital也展示了包含5bit/cell的多值存储的幻灯片。另外，把QLC改为PLC（注：笔者认为，P应该是“penta”的缩写），存储密度可以提高25%以上。东芝存储半导体公布的QLC（4bit/cell）技术下的阈值电压分布。(图片出自：笔者摄影）
东芝存储半导体公布的PLE(5bit/cell)技术下的阈值电压分布。(图片出自：笔者摄影）Western Digital公布的多值存储方式的说明幻灯片。(图片出自：笔者摄影）
另一种技术是，通过将存储单元（Memory Cell）的字线（Word Line）分割一半，使每个Memory Through Hole（存储过孔）的存储单元（Memory Cell）数量增加2倍。很明显生产将会变得十分困难，从理论上看，具有存储密度会增加2倍的优点。 东芝在主题演讲中，展示了将字线分割一半的Charge Trap（CT）型的单元（Cell）和Floating Gate（FG）型的单元（Cell）的试做断面的观察图像。
通过把存储单元的字线分割一半，存储密度提高两倍。左边是概念图，右侧是试做的单元的构造、断面观察图。（图片出自：笔者摄影）
3D NAND闪存的大型厂商的开发热情似乎一点儿也没有降低，超多层、多值存储、存储单元的分割等，毫无疑问任何一项都是非同一般的高难度技术，即便如此，也要硬着头干下去，或许就是这个行业特征！*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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